Bras fort - StrongARM

Microprocesseur DEC StrongARM SA-110

Le StrongARM est une famille de microprocesseurs informatiques développés par Digital Equipment Corporation et fabriqués à la fin des années 1990 qui ont mis en œuvre l' architecture du jeu d' instructions ARM v4 . Il a ensuite été vendu à Intel en 1997, qui a continué à le fabriquer avant de le remplacer par le XScale au début des années 2000.

Histoire

Selon Allen Baum, l'histoire du StrongARM remonte à des tentatives de fabrication d'une version basse consommation du DEC Alpha , ce que les ingénieurs de DEC ont rapidement conclu qu'il n'était pas possible. Ils se sont alors intéressés à des conceptions dédiées aux applications basse consommation qui les ont conduits à la famille ARM. L'un des seuls utilisateurs majeurs de l'ARM pour les produits liés aux performances à l'époque était Apple , dont l' appareil Newton était basé sur la plate-forme ARM. DEC a approché Apple en se demandant s'ils pourraient être intéressés par un ARM hautes performances, ce à quoi les ingénieurs d'Apple ont répondu "Phhht, ouais. Vous ne pouvez pas le faire, mais, ouais, si vous le pouviez, nous l'utiliserions."

Le StrongARM était un projet de collaboration entre DEC et Advanced RISC Machines pour créer un microprocesseur ARM plus rapide. Le StrongARM a été conçu pour s'adresser à l'extrémité supérieure du marché de l'embarqué basse consommation, où les utilisateurs avaient besoin de plus de performances que l'ARM ne pouvait fournir tout en pouvant accepter plus de support externe. Les cibles étaient des appareils tels que les nouveaux assistants numériques personnels et les décodeurs .

Traditionnellement, la division semi - conducteurs de DEC était située dans le Massachusetts . Afin d'accéder aux talents de conception de la Silicon Valley , DEC a ouvert un centre de conception à Palo Alto, en Californie . Ce centre de conception était dirigé par Dan Dobberpuhl et était le principal site de conception du projet StrongARM. Un autre site de conception qui a travaillé sur le projet était à Austin, au Texas, qui a été créé par d'anciens concepteurs de DEC revenant d' Apple Computer et de Motorola . Le projet a été mis en place en 1995 et a rapidement livré leur premier design, le SA-110 .

DEC a accepté de vendre StrongARM à Intel dans le cadre d'un règlement judiciaire en 1997. Intel a utilisé le StrongARM pour remplacer sa gamme de processeurs RISC en difficulté, les i860 et i960 .

Lorsque la division semi-conducteurs de DEC a été vendue à Intel, de nombreux ingénieurs du groupe de conception de Palo Alto ont rejoint SiByte , une start-up qui conçoit des produits de système sur puce (SoC) MIPS pour le marché des réseaux. Le groupe de conception d'Austin s'est séparé pour devenir Alchemy Semiconductor , une autre start-up qui conçoit des SoC MIPS pour le marché des ordinateurs de poche . Un nouveau cœur StrongARM a été développé par Intel et introduit en 2000 sous le nom de XScale .

SA-110

Le SA-110 a été le premier microprocesseur de la famille StrongARM. Les premières versions, fonctionnant à 100, 160 et 200 MHz, ont été annoncées le 5 février 1996. Lors de l'annonce, des échantillons de ces versions étaient disponibles, avec une production en volume prévue pour la mi-1996. Des versions plus rapides à 166 et 233 MHz ont été annoncées le 12 septembre 1996. Des échantillons de ces versions étaient disponibles lors de l'annonce, avec une production en volume prévue pour décembre 1996. Tout au long de 1996, le SA-110 était le microprocesseur le plus performant pour les appareils portables. Vers la fin de 1996, il s'agissait d'un processeur de premier plan pour les appareils Internet/intranet et les systèmes de clients légers . La première victoire de conception du SA-110 était l' Apple MessagePad 2000 . Il a également été utilisé dans un certain nombre de produits, notamment le système de montage vidéo Acorn Computers Risc et Eidos Optima . Les principaux concepteurs du SA-110 étaient Daniel W. Dobberpuhl , Gregory W. Hoeppner, Liam Madden et Richard T. Witek.

La description

Le SA-110 avait une microarchitecture simple . Il s'agissait d'une conception scalaire qui exécutait les instructions dans l'ordre avec un pipeline RISC classique à cinq étages . Le microprocesseur a été partitionné en plusieurs blocs, IBOX, EBOX, IMMU, DMMU, BIU, WB et PLL. L'IBOX contenait du matériel qui fonctionnait dans les deux premières étapes du pipeline, comme le compteur de programmes . Il a récupéré, décodé et émis des instructions. La récupération d'instructions se produit au cours de la première étape, le décodage et l'émission au cours de la seconde. L'IBOX décode les instructions les plus complexes du jeu d'instructions ARM en les traduisant en séquences d'instructions plus simples. L'IBOX gérait également les instructions de branchement. Le SA-110 n'avait pas de matériel de prédiction de branchement , mais avait des mécanismes pour leur traitement rapide.

L'exécution commence à la troisième étape. Le matériel qui fonctionne pendant cette étape est contenu dans l'EBOX, qui comprend le fichier de registre , l'unité arithmétique et logique (ALU), le décaleur de barillet , le multiplicateur et la logique de code de condition. Le fichier de registre avait trois ports de lecture et deux ports d'écriture. L'ALU et le levier de vitesses ont exécuté les instructions en un seul cycle. Le multiplicateur n'est pas pipeline et a une latence de plusieurs cycles.

L'IMMU et la DMMU sont des unités de gestion de mémoire pour les instructions et les données, respectivement. Chaque MMU contenait un tampon lookaside de traduction (TLB) entièrement associatif de 32 entrées pouvant mapper des pages de 4 Ko, 64 Ko ou 1 Mo . Le tampon d'écriture (WB) a huit entrées de 16 octets. Il permet le pipeline des magasins. L'unité d'interface de bus (BIU) a fourni au SA-110 une interface externe.

La PLL génère le signal d'horloge interne à partir d'un signal d'horloge externe de 3,68 MHz. Il n'a pas été conçu par DEC, mais a été confié au Centre Suisse d'Électronique et de Microtechnique (CSEM) situé à Neuchâtel, en Suisse .

L'instruction cache et cache de données ont chacun une capacité de 16 Ko et sont 32 voies ensemble associatif et pratiquement pris en compte. Le SA-110 a été conçu pour être utilisé avec une mémoire lente (et donc à faible coût). Les caches sont responsables de la majeure partie du nombre de transistors et occupent la moitié de la surface de la puce.

Le SA-110 contenait 2,5 millions de transistors et mesure 7,8 mm sur 6,4 mm (49,92 mm 2 ). Il a été fabriqué par décembre dans son processus exclusif CMOS-6 à son Fab 6 Fab à Hudson, Massachusetts. CMOS-6 était le procédé complémentaire métal-oxyde-semiconducteur (CMOS) de sixième génération de DEC . CMOS-6 a une taille de caractéristique de 0,35 µm, une longueur de canal effective de 0,25 µm mais pour une utilisation avec le SA-110, seulement trois niveaux d' interconnexion en aluminium . Il utilisait une alimentation avec une tension variable de 1,2 à 2,2 volts (V) pour permettre aux conceptions de trouver un équilibre entre la consommation d'énergie et les performances (des tensions plus élevées permettent des fréquences d'horloge plus élevées). Le SA-110 a été emballé dans un pack plat quad plat mince à 144 broches (TQFP).

SA-1100

Le SA-1100 était un dérivé du SA-110 développé par DEC. Annoncé en 1997, le SA-1100 était destiné aux applications portables telles que les PDA et diffère du SA-110 en fournissant un certain nombre de fonctionnalités qui sont souhaitables pour de telles applications. Pour s'adapter à ces fonctionnalités, la taille du cache de données a été réduite à 8 Ko.

Les fonctionnalités supplémentaires sont une mémoire intégrée, des contrôleurs PCMCIA et LCD couleur connectés à un bus système intégré et cinq canaux d'E/S série connectés à un bus périphérique connecté au bus système. Le contrôleur de mémoire prend en charge FPM et EDO DRAM, SRAM, flash et ROM. Le contrôleur PCMCIA prend en charge deux emplacements. L'adresse mémoire et le bus de données sont partagés avec l'interface PCMCIA. La logique de la colle est requise. Les canaux d'E/S série implémentent une interface USB esclave, un SDLC , deux UART , une interface IrDA , un MCP et un port série synchrone .

Le SA-1100 avait une puce compagnon, le SA-1101. Il a été introduit par Intel le 7 octobre 1998. Le SA-1101 a fourni des périphériques supplémentaires pour compléter ceux intégrés sur le SA-1100 tels qu'un port de sortie vidéo, deux ports PS/2 , un contrôleur USB et un contrôleur PCMCIA qui remplace celui sur le SA-1100. La conception de l'appareil a commencé par DEC, mais n'était que partiellement terminée lorsqu'elle a été acquise par Intel, qui a dû terminer la conception. Il a été fabriqué dans l'ancienne usine de fabrication de DEC à Hudson, dans le Massachusetts , qui a également été vendue à Intel.

Le SA-1100 contenait 2,5 millions de transistors et mesurait 8,24 mm sur 9,12 mm (75,15 mm 2 ). Il a été fabriqué dans un processus CMOS de 0,35 m avec trois niveaux d' interconnexion en aluminium et a été emballé dans un TQFP à 208 broches.

L'un des premiers destinataires de ce processeur était le malheureux netBook Psion et son frère Psion Series 7 plus axé sur le consommateur .

SA-1110

Le SA-1110 était un dérivé du SA-110 développé par Intel. Il a été annoncé le 31 mars 1999, positionné comme une alternative au SA-1100. Lors de l'annonce, les échantillons ont été fixés pour juin 1999 et le volume plus tard cette année-là. Intel a abandonné le SA-1110 au début de 2003. Le SA-1110 était disponible en versions 133 ou 206 MHz. Il différait du SA-1100 en prenant en charge la SDRAM 66 MHz (version 133 MHz uniquement) ou 103 MHz (version 206 MHz uniquement) . Sa puce compagnon, qui fournissait un support supplémentaire pour les périphériques, était le SA-1111. Le SA-1110 était conditionné dans un réseau de microbilles à 256 broches . Il a été utilisé dans les téléphones mobiles, les assistants personnels de données (PDA) tels que le Compaq (plus tard HP) iPAQ et le HP Jornada , les plates-formes basées sur Linux Sharp SL-5x00 et le Simputer . Il a également été utilisé pour exécuter la tablette Web Intel, une tablette considérée comme potentiellement la première à introduire la navigation Web portable sur grand écran. Intel a abandonné le produit juste avant son lancement en 2001.

SA-1500

Le SA-1500 était un dérivé du SA-110 développé par DEC initialement destiné aux décodeurs . Il a été conçu et fabriqué en faibles volumes par DEC mais n'a jamais été mis en production par Intel. Le SA-1500 était disponible à 200 à 300 MHz. Le SA-1500 comportait un cœur SA-110 amélioré, un coprocesseur sur puce appelé Attached Media Processor (AMP) et un contrôleur de bus SDRAM et E/S sur puce. Le contrôleur SDRAM prenait en charge la SDRAM 100 MHz et le contrôleur E/S implémentait un bus E/S 32 bits pouvant fonctionner à des fréquences allant jusqu'à 50 MHz pour la connexion aux périphériques et à la puce compagnon SA-1501.

L'AMP a mis en œuvre un jeu d'instructions de mots d'instructions longs contenant des instructions conçues pour le multimédia, telles que la multiplication-accumulation d' entiers et de virgule flottante et l' arithmétique SIMD . Chaque mot d'instruction long a une largeur de 64 bits et spécifie une opération arithmétique et un branchement ou un chargement/mémorisation. Les instructions fonctionnent sur les opérandes d'un fichier de registres de 64 entrées et de 36 bits et sur un ensemble de registres de contrôle. L'AMP communique avec le cœur du SA-110 via un bus sur puce et partage le cache de données avec le SA-110. L'AMP contenait une ALU avec un décaleur, une unité de branchement, une unité de chargement/stockage, une unité de multiplication-accumulation et une unité à virgule flottante simple précision . L'AMP prenait en charge les instructions définies par l'utilisateur via un magasin de contrôle inscriptible à 512 entrées.

La puce compagnon SA-1501 a fourni des capacités de traitement vidéo et audio supplémentaires et diverses fonctions d'E/S telles que des ports PS/2, un port parallèle et des interfaces pour divers périphériques.

Le SA-1500 contient 3,3 millions de transistors et mesure 60 mm 2 . Il a été fabriqué selon un procédé CMOS de 0,28 µm. Il utilisait une alimentation interne de 1,5 à 2,0 V et 3,3 VI/O, consommant moins de 0,5 W à 100 MHz et 2,5 W à 300 MHz. Il était emballé dans un boîtier quad plat en métal à 240 broches ou dans un réseau de grilles à billes en plastique à 256 billes .

Loquet StrongARM

Le verrou StrongARM est une topologie de circuit de verrouillage électronique proposée pour la première fois par les ingénieurs de Toshiba Tsuguo Kobayashi et al. et a attiré l'attention après avoir été utilisé dans les microprocesseurs StrongARM. Il est largement utilisé comme amplificateur de détection , comparateur ou simplement comme verrou robuste à haute sensibilité.

Les références

Lectures complémentaires

  • "StrongARM-1500 aux prises avec MPEG-2". (8 décembre 1997). Rapport du microprocesseur .
  • Halfhill, Tom R. (19 avril 1999). "Intel fléchit StrongArm avec de nouvelles puces". Rapport du microprocesseur .
  • Litch, Tim; Slaton, Jeff (mars/avril 1998). "Communications portables StrongARMing". IEEE Micro . p. 48-55.
  • Santhanam, S. et al. (novembre 1998). « Un processeur RISC à 300 MHz à faible coût avec processeur multimédia connecté ». Journal IEEE des circuits à semi-conducteurs , vol. 33, non. 11. p. 1829-1839.
  • Turley, Jim (13 novembre 1995). "StrongArm améliore les performances ARM". Rapport du microprocesseur .
  • Turley, Jim (15 septembre 1997). "SA-1100 met le PDA sur une puce". Rapport du microprocesseur .
  • Witek, riche ; Montanaro, James (1996). « StrongARM : Un processeur ARM hautes performances ». Actes de COMPCON '96 , pp. 188-191.